My Blog! blog.gkong.com   

Tip of my blog

新年快乐!


阅读(3313) 评论(0)
标签(TAG):

!!!!!!! CMOS系列的4046要点1 !!!!!!!!!!

1, INH (pin5) 接低 (GND) 是允许 VCO 振荡, 接高 (VCC) 是停止振荡并使芯片进入低功耗状态. 因为这是一个 CMOS 输入不允许悬空, 悬空状态受感应影响可能产生你所说的情况.
2, 比较器 1 是比较容易锁定的, 但要求输入的信号 (到 pin14 的) 是 50% 占空比, 或者是一个波形较好的小信号正弦波. 如果有条件达到这个要求, 尽可能使用比较器 1. 不对称的大信号如能得到一个比要求输出倍频的基准, 用一个触发器分频就可以得到很严格的 50% 占空比. 如果没有条件得到 50% 占空比, 就要考虑用比较器 2 以得到稳定的锁相.
3, 可以考虑在 VCOin (pin9) 端并联一个 Mage 电阻 (约10倍于低通滤波器电阻 R3), 使 VCO 容易震荡而不影响低通滤波器的作用.

!!!!!!! 锁相环精要知识点 !!!!!!!!!!
(1) 组成

一个锁相环电路通常由以下模块构成:

(2)每个模块的简单原理描述如下:

(3) 分类

  • 按照实现技术,可以分为模拟锁相环(Analog PLL)和数字锁相环(Digital PLL)。
  • 按照反馈回路,可以分为整数倍分频锁相环(Integer-N PLL)和分数倍分频锁相环(Fractional-N PLL)。
  • 按照鉴频鉴相器的实现方式,可以分为电荷泵锁相环(Charge-Pump PLL)和非电荷泵锁相环。
  • 按照环路的带宽,它可以分为宽带锁相环(Wide band loop PLL)和窄带锁相环(Narrow band loop PLL)。

(4) PLL 性能指标

对于锁相环来说,最关键的性能是在于相位噪声(Phase noise)和动态性能(Dynamics)。

  • 锁相环的相位噪声对通信系统的整体性能影响甚大,因此设计中对相位噪声的要求有具体而严格的指标要求。
  • 锁相环的动态性能决定了它能够同步参考源的速度和精度,以及在多大范围内能够跟踪参考源。
  • 锁相环的动态性能包括:锁定时间(Lock time),捕获范围(Capture range),锁定范围(Hold range)等。

另外,锁相环的稳定性指标包括:环路带宽(Loop bandwidth),相位裕度(Phase marge)等。

!!!!! PLL的几个特殊应用 !!!!!

分频 – 获得高精度时钟参考源
在这种应用中,参考频率输入直接输入到反馈分频输入端,VCXO输出的反馈到参考输入端。跟常规的锁相环应用,获得一个高频的信号不同,其目的是用来获得一个低频低噪声的时钟,其原理是利用了锁相环的窄带滤波作用。

PLL,VCO闭环调制,短程无线发射芯片
如ADF7020/5就是这种应用。最大的传输速率可以达到250kbps。其传输速率受到环路带宽的限制。

PLL,VCO开环调制
开环VCO调制应用受环路带宽的影响较小,可以达到更高的数据速率。比如欧洲无绳电话系统DECT(the European Cordless Telephone System),其载波的频率范围1.77GHz~1.90GHz,数据速率可以达到1.152Mbps。

解调

时钟净化----时钟抖动(jitter)更小
利用锁相环的窄带滤波作用,可以滤除嘈杂时钟上的带外噪声,从而使得时钟抖动更小。ADI提供基于锁相环的时钟分配产品。AD9510/1/2。

时钟恢复(Clock Recovery)
在有线通信中,常常传送数据的同时,也传送一个时钟。这样就需要一个额外的时钟线。我们可以从传送的数据中用锁相环来恢复时钟,这样就降低了成本。(基础:在传送的数据中有足够多的高低跳变以便使PLL锁定到时钟频率上。)ADI的时钟恢复产品有:ADN2804/7,ADN2811/2/3/4/5/6/7/9,ADN2865。

!!!!! 为何我测出的相位噪声性能低于ADISimPLL仿真预期值? !!!!!

目前的PLL集成芯片所能达到的相位噪声基底大概为-216dBc/Hz。新推出的PLL该性能可能会更低。他们能够综合出低相噪的频率。然而要真正实现低相噪的频率,需要考虑很多的因素。ADISimPLL提供了预计相位噪声的一种方法,但是,这种预测,是在下列条件下进行的:
PLL芯片工作的电源纹波足够低--------------不会恶化噪声基底。
PLL芯片的RF反馈输入(VCO的输出)具有合适的驱动能力,------------不容许参考计数器错误计数。
PLL环路滤波器的电阻不会增加任何额外的噪声,-------------不高于热(Johnson)噪声。
VCO的工作电压纹波足够小,--------不会恶化由于频率牵引引起的相位噪声。
环路滤波器屏蔽足够好,-----------VCO的控制线上不会串入其他干扰信号。
环路滤波器布局布线良好,------------防止出现来源于数字电路的窄脉冲出现在滤波器输入端并直接耦合到输出端。
实际的情况往往是:
PLL或者VCO的电源直接来源于三端稳压器件。如果对指标要求不是很严格,这样的条件下也许能够正常工作,但是噪声太大的电源难以使低噪声的PLL达到低噪声的要求。
PLL附近存在数字电路,这是宽带噪声源,尤其是PLL与数字电路共用电源的情况下。
电源退耦不够。
电路设计匹配不好,尤其是射频输入口。
电路板布局布线问题。锁相环系统的杂散来源有哪些?减小杂散的措施有哪些?
来源
(1) PLL本身引入的杂散。
以鉴相频率为间隔的杂散,这时锁相环中最常见的杂散信号。来源于电荷泵的漏电流,电荷泵源电流和汇电流及其失配。
小数分频锁相环的固有杂散。
(2) 外界串扰引入的杂散
这些串扰包括工频干扰,计算机显示器行频,场频干扰,手机,附近功率放大器。参考晶体(晶振)串扰。
措施,
(1) 良好的电源退耦
(2) 良好的布局布线
(3) 环路滤波器的阶数更高,带宽更窄。
(4) 提高鉴相频率,使得参考杂散落在环路带宽以外。
(5) 本振源板加屏蔽壳以屏蔽外界串扰

!!!!!  PLL的调试步骤 !!!!!
A 您能控制PLL芯片了么?,R分频和N分频配置好了么?
检查方法,Power Down观测电流变化,MUXOUT引脚观测内部信号,如VDD,GND,R分频输出,N分频输出,等等。
时序要正确。控制电平要兼容。这一步是基础。SPI口可以用MCU,DSP,或者FPGA提供。
B 您的晶振输出功率有多大?VCO的输出功率有多大?
功率要满足输入灵敏度的要求。参考计数器和反馈计数器不会错误工作。
C 您的PFD鉴相极性是正还是负?
具体设置详见鉴相器极性设置。(在ADF4113HV中关于鉴相器极性的描述有误,鉴相器极性位应该是1表示正,0表示负)
D 您的VCO输出频率是在哪一点?最低频率?最高频率?还是中间的某一点?VCO的控制电压有多大?
确保VCO的控制电压在预期的范围之内。
E 您的PLL环路带宽和相位裕度有多大?
为了使锁相环易于锁定,开始可以设计一个环路带宽等于鉴相频率1/10的低通滤波器,环路锁定后,可以进一步调节到更窄的环路上。45度的相位裕度,可以确保环路是稳定的。

!!!!! 优化PLL电源!!!!!
(1) 在电源引脚依次放置0.1uF, 0.01uF, 100pF的电容.最大限度滤除电源线上的干扰.大电容的等效串联电阻往往较大,而且对高频噪声的滤波效果较差.
(2) 在电源线上串联一个小电阻(18ohm)也是隔离噪声的一种常用方法.

!!! 锁相环输出的谐波!!!
一般地,锁相环的输出都包含有基波的谐波分量, 在芯片资料会给出这些指标,因为与基波离得比较远,用一个低通滤波器就可以很好地滤除掉.

!!!!! A10_测量电子电路设计-滤波器(日本)(锁相环).pdf !!!!!!
* 现在的CD74HC4046是CMOS4000系列的CD4046的高速CMOS版,VCO的上限频率从CD4046的1MHz提高到20MHz,相位比较器的速度也有所提高.

* 74HC4046内藏的VCO将输入电压变换为电流, 是利用这个电流对频率进行控制的类型.振荡频率与电流呈比例关系,电流增大时频率也提高.

* PC1 - 基于异或门的相位比较器,要求输入波形占空比为50%
  PC2 - 利用输入波形的上升沿动作的相位频率型比较器
  使用最多的相位比较器是PC2类型,叫做相位频率型比较器(Phase Frequency Comparator). 这种类型的相位比较器,当PLL开锁时是作为频率误差检出器动作的(相位变到+360度以上时输出还返回到0V),如果在VCO的振荡范围就可能全部锁定.  利用检出输入信号的上升沿进行相位比较的,具有不受输入信号状态影响的特点.
   但是利用边缘进行相位比较动作存在抗噪声能力弱的缺点.所以,在电路设计上要注意避免脉冲性噪声进入,并且强化PCB接地的设计.

* 如果要锁定的信号的范围比较宽,74HC4046的电源电压应相应提升,该电源也是相位比较器的电源.如果噪声混入这个电源,就会引起VCO的跳动.所以要使用专用的3端称压器以防止噪声混入电源.

74VHC4046(Fairchild 2003).pdf //This device is similar to the CD4046 except that the Zener diode of the metal gate CMOS device has been replaced with a third phase comparator.
PLL Ask the Applications Engineer-30.pdf
faq_PLL.pdf (A10)  
富士通PLLC产品目录.pdf (Ref)
用锁相环提高A_D变换器的串模抑制比.pdf (A10)
利用PLL提高测量精度和分辨率.pdf(A10)
利用锁相时钟抑制串模干扰.pdf(A10)
DSP在电力参数检测系统中的应用.pdf
一种多通道同步数据采集预处理电路的设计与仿真.pdf
锁相环4046及其在车速信号测量中的应用.pdf

by 进化中的兔子 发表于:2010/12/23 23:12:04
回复:PLL(锁相环)专题2
引用 | 举报回复

好全的知识哦,谢谢朋友分享

by dykxzj 发表于:2010/12/29 9:20:53
My subject | 我的主题

New entries | 新发表

Messages Board | 留言板


Guest Comments | 新评注


Blogger Login | 登陆栏
Blog Infomation | 信息栏
博客名称:嵌入式系统&虚拟仪器 日志总数:450 评论数量:277 访问次数:1781235 建立时间::2005年10月25日
Blog Infomation | 搜索栏
Blog Infomation | 收藏栏

XML RSS 2.0

嵌入式系统&虚拟仪器
© COPYRIGHT 2004 ALL RIGHTS RESERVED http://www.gkong.com

中华工控网 | 联系我们 | 工控论坛首页 | 工控博客首页 | 博客注册 | 博客登陆

工控博客管理联系邮箱:工控博客服务邮箱

中华工控网 © Copyright 2013. All rights reserved.